CoaXPress 主机 IP 核
适用于FPGA的CoaXPress主机IP核
- 兼容 AMD 7 系列（及更新版本）
- 兼容 Altera Cyclone 10 器件（及更新版本）
- 结构紧凑
- 可定制
- 支持 1 Gbps 至 100 Gbps 的速率
- 以可运行的参考设计形式提供
建筑
CoaXPress（CXP）是一种基于广泛使用的同轴电缆的视觉应用通信协议标准。它可轻松实现相机与图像采集卡或嵌入式处理器之间的接口连接，并支持 GenICam 软件标准。 Allied Vision 提供了一套 IP 核和开发框架，用于构建基于 CoaXPress 接口的 FPGA 接收器。鉴于 CXP 的高速特性，接收器需要采用基于 FPGA 的高速 CXP 核实现方案，并使用嵌入式收发器。CXP 主机核与 AMD 和 Altera 器件兼容。
资源使用情况
下载资源使用情况优势
适用于 CoaXPress 的 MVDK 机器视觉开发套件
Allied Vision MVDK 开发套件是一款适用于机器视觉应用的灵活评估平台。它支持基于 Altera 和 AMD FPGA 的各种 Enclustra FPGA 模块的 CoaXPress 主机和设备参考设计。
光纤传输CoaXPress
另有独立的CoaXPress-over-Fiber-Bridge-IP-Core可供使用，适用于光纤电缆，可实现更远距离、更高速度或在更恶劣的环境中工作。
提供的参考设计
功能完备的参考设计：Allied Vision 的 FPGA 解决方案以自成体系、功能完备的参考设计形式提供，该设计在商定的通用平台上运行，并集成了 FPGA IP核。这不仅最大限度地缩短了开发时间，还能在占用较小空间的同时实现一流的性能，同时为设计定制留有足够的灵活性。 Allied Vision 的 IP 核结构紧凑，可在 FPGA 中为您的应用预留充足空间。
FPGA集成CPU
采用FPGA集成CPU（MicroBlaze、NIOS、ARM、Risc V）处理CXP设备/主机核心的若干非实时控制与配置任务。该软件采用C语言编写，客户可轻松进行扩展。
顶层设计
IP核的首个组件是顶层设计。它作为外部硬件（成像器、传感器、CXP物理层）与FPGA内部数据处理之间的接口。我们以VHDL源代码形式交付该模块，可适配定制硬件。
CXP数据包分解器
CXP控制接口负责发送和接收CXP控制通道的所有数据。外部CXP相机通过此通道进行控制。CXP流式接口对来自相机的所有数据进行解码，并以AXI流形式输出。该数据流可用于后续处理。 CXP数据包重组器与CXP传输层控制器通信，该控制器实现了与FPGA收发器的高速接口。该IP核提供32位或64位数据路径以实现最佳资源-性能比，64位数据路径使该IP核可支持CXP-25标准。
流处理模块
以视频处理为例，该参考设计配备了一个简单的显示单元或图案检测模块，用于演示CXP数据包重组器单元视频流输出的应用。
FMC接口扩展
为扩展各类参考板的功能，我们设计了FPGA插槽扩展卡（FMC），提供额外的接口。我们为搭载Microchip或Macom芯片组的CXP-6和CXP-12兼容硬件提供专用扩展板。
